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VHDL 설계 언어 실습 (문법적용) (logic1, ex1, ex2, if, 다중 if, memory if, case, for loop, when else, whenelse 연습, with_select - 소스, 시뮬레이션, 블록다이어그램)
| 자료번호 | e1256941 | ||
|---|---|---|---|
| 수정일 | 2014.11.10 | 등록일 | 2014.01.15 |
| 페이지수 | 26Page | 파일형식 |  한글(hwp) |
| 판매자 | le******* | 가격 | 3,300원 |
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소개글
VHDL 설계 언어 실습(문법적용)에 관한 자료입니다. 참고하셔서 좋은 결과 있기를 바랍니다.
목차
◆ logic1
1.소스
2. 시뮬레이션
3. 블록 다이어그램
◆ over_write
1.소스
2. 시뮬레이션
3. 블록 다이어그램
◆ ex1
1.소스
2. 시뮬레이션
3. 블록다이어그램
1) 게이트
◆ ex2
1. 소스
2. 시뮬레이션
3. 블록 다이어그램
※ ex1과 ex2의 차이점은??
◆ if
1. 소스
2. 시뮬레이션
3. 블록다이어그램
◆ 다중 if
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ memory if
1.소스
2. 시뮬레이션
1) flow summary
3. 블록다이어그램
◆ case
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ for loop
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ when else
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ whenelse 연습
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ with_select
1.소스
2. 시뮬레이션
3. 블록다이어그램
1.소스
2. 시뮬레이션
3. 블록 다이어그램
◆ over_write
1.소스
2. 시뮬레이션
3. 블록 다이어그램
◆ ex1
1.소스
2. 시뮬레이션
3. 블록다이어그램
1) 게이트
◆ ex2
1. 소스
2. 시뮬레이션
3. 블록 다이어그램
※ ex1과 ex2의 차이점은??
◆ if
1. 소스
2. 시뮬레이션
3. 블록다이어그램
◆ 다중 if
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ memory if
1.소스
2. 시뮬레이션
1) flow summary
3. 블록다이어그램
◆ case
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ for loop
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ when else
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ whenelse 연습
1.소스
2. 시뮬레이션
3. 블록다이어그램
◆ with_select
1.소스
2. 시뮬레이션
3. 블록다이어그램
본문내용
VHDL 설계 언어 실습 (문법적용) (logic1, ex1, ex2, if, 다중 if, memory if, case, for loop, when else, whenelse 연습, with_select - 소스, 시뮬레이션, 블록다이어그램)
◆ logic1
1.소스
library ieee;
use ieee.std_logic_1164.all;
entity logic1 is
port(a,b,c :in bit;
y :out bit);
end logic1;
architecture sample of logic1 is
signal w, x : bit;
begin
no1: process(a,b)
begin
if (a='1') or (b='1') then w <= '1';
else w <='0';
end if;
end process;
no2: process(b,c)
begin
if (b='0') or (c='0') then x <= '1';
else x <= '0';
end if;
end process;
no3: process(w,x)
begin
if (w=x) then y <= '0';
else y <='1';
end if;
end process;
end sample;
2. 시뮬레이션
1) flow summary
≪ 그 림 ≫
2) wave form
≪ 그 림 ≫
3) time analyzer summary
≪ 그 림 ≫
3. 블록 다이어그램
1) 게이트
≪ 그 림 ≫
2) 블록
≪ 그 림 ≫
◆ over_write
1. 소스
library ieee;
use ieee.std_logic_1164.all;
entity over_write is
port ( a,b : in bit;
z : out bit);
end over_write;
architecture sample of over_write is
begin
process (a,b)
begin
z <= a and b;
z <= a or b;
end process;
end sample;
2. 시뮬레이션
1) flow summary
≪ 그 림 ≫
2) wave form
≪ 그 림 ≫
3) time analyzer summary
≪ 그 림 ≫
◆ logic1
1.소스
library ieee;
use ieee.std_logic_1164.all;
entity logic1 is
port(a,b,c :in bit;
y :out bit);
end logic1;
architecture sample of logic1 is
signal w, x : bit;
begin
no1: process(a,b)
begin
if (a='1') or (b='1') then w <= '1';
else w <='0';
end if;
end process;
no2: process(b,c)
begin
if (b='0') or (c='0') then x <= '1';
else x <= '0';
end if;
end process;
no3: process(w,x)
begin
if (w=x) then y <= '0';
else y <='1';
end if;
end process;
end sample;
2. 시뮬레이션
1) flow summary
≪ 그 림 ≫
2) wave form
≪ 그 림 ≫
3) time analyzer summary
≪ 그 림 ≫
3. 블록 다이어그램
1) 게이트
≪ 그 림 ≫
2) 블록
≪ 그 림 ≫
◆ over_write
1. 소스
library ieee;
use ieee.std_logic_1164.all;
entity over_write is
port ( a,b : in bit;
z : out bit);
end over_write;
architecture sample of over_write is
begin
process (a,b)
begin
z <= a and b;
z <= a or b;
end process;
end sample;
2. 시뮬레이션
1) flow summary
≪ 그 림 ≫
2) wave form
≪ 그 림 ≫
3) time analyzer summary
≪ 그 림 ≫
참고문헌
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